Hyppää sisältöön
    • Suomeksi
    • In English
Trepo
  • Suomeksi
  • In English
  • Kirjaudu
Näytä viite 
  •   Etusivu
  • Trepo
  • TUNICRIS-julkaisut
  • Näytä viite
  •   Etusivu
  • Trepo
  • TUNICRIS-julkaisut
  • Näytä viite
JavaScript is disabled for your browser. Some features of this site may not work without it.

High-Precision Time-to-Digital Conversion for Calibration of Outphasing Radio Transmitters

Boopathy, Dhanashree; Cheung, Tze Hin; Spelman, Andrei; Ghosh, Agnimesh; Lampu, Vesa; Anttila, Lauri; Stadius, Kari; Kosunen, Marko; Ryynanen, Jussi; Unnikrishnan, Vishnu (2023)

 
Avaa tiedosto
TDC_NEWCAS_2023.pdf (486.5Kt)
Lataukset: 



Boopathy, Dhanashree
Cheung, Tze Hin
Spelman, Andrei
Ghosh, Agnimesh
Lampu, Vesa
Anttila, Lauri
Stadius, Kari
Kosunen, Marko
Ryynanen, Jussi
Unnikrishnan, Vishnu
2023

This publication is copyrighted. You may download, display and print it for Your own personal use. Commercial use is prohibited.
doi:10.1109/NEWCAS57931.2023.10198030
Näytä kaikki kuvailutiedot
Julkaisun pysyvä osoite on
https://urn.fi/URN:NBN:fi:tuni-202401191622

Kuvaus

Peer reviewed
Tiivistelmä
<p>Wireless transceivers for 5G NR FR2 frequencies around 30 GHz support signal bandwidths up to 400 MHz to achieve ambitious data rates. The Phase Modulators (PMs) in the FR2 outphasing transmitters generates delays with delay steps of about a few hundred femtoseconds. To calibrate and linearize the PMs, time-to-digital converters (TDCs) that measure delays with higher accuracy in the order of a few femtoseconds are required. To this end, this work explores two synthesizable time interval averaging (TIA) TDCs which employ averaging to achieve a high accuracy with low-precision hardware. The results show that the delay quantization step of the converter has an effect only on the time taken to achieve the required accuracy, presenting opportunities to reduce area and power consumption. Simulation shows that a TDC with quantization step of 12.5 ns achieves an accuracy of 0.3 fs by averaging 2^28 samples. For a 32 GHz 7-bit PM producing a minimum delay step of 244 fs, this implies a TDC of 8-bit precision for each time step. The hardware synthesized towards a 22 nm FDSOI process occupies 0.0004 mm^2 area and consumes 0.3 mW power.</p>
Kokoelmat
  • TUNICRIS-julkaisut [20711]
Kalevantie 5
PL 617
33014 Tampereen yliopisto
oa[@]tuni.fi | Tietosuoja | Saavutettavuusseloste
 

 

Selaa kokoelmaa

TekijätNimekkeetTiedekunta (2019 -)Tiedekunta (- 2018)Tutkinto-ohjelmat ja opintosuunnatAvainsanatJulkaisuajatKokoelmat

Omat tiedot

Kirjaudu sisäänRekisteröidy
Kalevantie 5
PL 617
33014 Tampereen yliopisto
oa[@]tuni.fi | Tietosuoja | Saavutettavuusseloste