Design of an Oversampling High-Speed Serial Link Transceiver : ASIC Data Interface Prototype

Abstract

While microelectronic circuits keep shrinking, demands for external communication interfaces increase. Packing more capability and diversity of functions into same size device calls for faster exchange of information over smaller number of interconnects. Regardless of superior properties in on-die signaling, wide parallel buses encounter major challenges in robust communication with arbitrary systems that reside outside the predictable realm of uniform environment. As the limited number of pins along chip perimeter area further curb the approach, serial data interfaces reign. Serializer-deserializer circuit converts the parallel data to serial bit-stream, that can travel the long distances reliably, while occupying only few signal routes.

A single pair serial chip-to-chip prototype interface for a large system on chip was designed and manufactured in TSMC 22nm ULL CMOS technology. This work covers its design principles and implementation, along with simulation and measurement results. Design consists of synthesized HDL digital logic and full custom analog parts. Digital domain includes asynchronous core side port for RISC-V processor via AXI4-bus, 8b/10b encoding, built-in self test and sample-edge adapting data recovery. Analog transmitter is a namely 4 mA LVDS driver with external current reference. Blind oversampling receiver is internally terminated and uses four comparators evenly spaced in time by clock phase generator.

The full assembly measured potential of reaching up to 3 Gbps transmission rate, while simulations suggest that maximum of 6.5 Gbps can be ultimately achieved. Simulated power consumption of the analog driver and receiver structures combined ranges from 0.6 to 1.7 pJ/bit at targeted maximum of 5 Gbps, depending on magnitude of applied signal current. Initial measurements matched the simulated behavior within adequate accuracy.

Mikroelekroniikkapiirien fyysisen koon pienentyminen tiukentaa ulkoisten kommunikaatiorajapintojen suorituskykyvaatimuksia. Mikropiirin sisäisessä tiedonsiirrossa leveät, monibittiset dataväylät ovat käytännöllisiä ja tehokkaita. Niiden soveltaminen ei kuitenkaan ole yksinkertaista tapauksissa, joissa signaalin pitäisi pysyä luettavana tuntemattomassa ympäristössä ennaltamäärittelemättömien etäisyyksien päästä. Koska komponenttikoteloiden signaalipinnien lukumäärä ei kasva samassa suhteessa piirielementtien kanssa, erilaisten toiminnallisuuksien määrän, nopeuden ja monipuolisuuden lisääminen vaatii nopeampia tiedonsiirtoväyliä. Yksi ratkaisuvaihtoehto näihin ongelmiin on ulkorajapinnan sarjadatalinkki.

Sarjoittaja-purkaja (eng. Serializer-Deserializer, SerDes) on kytkentä, joka muuttaa rinnakkaisen datan peräkkäisiksi symboleiksi ja sarjamuotoisen datan rinnakkaiseksi. Sarjadatan ajoitusvaatimukset ja -oletukset ovat kevyemmät, joten se pystyy luotettavasti kulkemaan pitkiäkin etäisyyksiä haastavissa olosuhteissa. Näin säästetään myös johtimien määrässä, koska informaatio voidaan välittää vain yhtä tai kahta johdinta pitkin. Tässä työssä esitellään suuren järjestelmäpiirin SerDes-prototyypin arkkitehtuuri simulaatio- ja mittaustuloksin. Prototyyppi on valmistettu TSMC 22nm ULL CMOS teknologialla.

Järjestelmä koostuu syntetisoidusta laitteistokuvauskielellä koodatusta digitaalilogiikasta sekä analogisista rakenteista mikropiirin ulkorajapinnassa. Digitaalisen osion keskeisimpiin osiin kuuluu asynkroninen AXI4-väylään perustuva kommunikaatiorajapinta RISC-V prosessorin kanssa, 8b/10b-koodaus, itsetestausominaisuus ja reunaherkkä näytteistysalgoritmi. Analoginen signaalilähetin on nimellisesti 4~mA virtaohjattu differentiaalilähetin ulkoisella virransäädöllä. Sokeasti ylinäytteistävässä vastaanotinpiirissä on sisäinen terminointivastus ja neljä rinnakkaista, ajallisesti tasajakoista jännitevertailijaa. Kellojakson jakaminen on toteutettu analogisella vaihegeneraattorilla.

Simulaatioiden perusteella linkin teoreettinen maksiminopeus on 6,5 Gb/s ja mittauksissa ei havaittu esteitä alle 3~Gb/s siirtonopeudelle. Analogisten lähetin- ja vastaanotinlohkojen yhdistetty tehonkulutus vaihteli simulaatioissa signaalivirrasta riippuen välillä 0,6-1,7 pJ/b tavoitenopeudella 5 Gb/s. Alustavat mittaukset eivät merkittävästi poikenneet simulaatiotuloksista.