Design of Differential I/O PADs for SerDes

Abstract

For today's increased consumption of digital content and demand for ever-increasing data rates, high-speed interfaces are needed. These can only be done efficiently within an integrated circuit (for shorter distances) or in a serial manner (e.g. to reduce crosstalk in the data lines). This thesis introduces Input/Output (I/O) cell structures for the Serializer/Deserializer (SerDes) unit within the Chip-to-Chip (C2C) Serial sub-system in SoC Hub 3rd chip, Headsail.

The nature of this work is teamwork, of which the author did the integration and verification of both the Transmitter (TX) and Receiver (RX) I/O PADs and designed the custom Electrostatic Discharge (ESD) protection circuitry, along with its verification. The goals of this thesis were to increase the switching frequency, flexibility and ESD protection of the Headsail chip, compared to the PADs used in SoC Hub's previous chip, Tackle. An additional goal was gaining in-house experience in creating custom I/O cells, i.e. PADs.

For understanding the PAD structures, this thesis describes what I/O cells are, in what applications they are used, in which way the ESD pulses can discharge and what models there are available for simulating the Electrostatic Discharge. Then, the actual implementation is described.

The methodology used in this work is the Analog Integrated Circuit (IC) Design flow provided by Cadence. This consists of creating the schematics and simulating them, creating the layouts and simulating them with the extracted parasitics and transistor corners, i.e. process variations. The layouting phase includes the Design Rule Check and the Layout-Versus-Schematic check. Finally, the LEF file is generated for top-level integration. As metrics, 5 GHz switching frequency was selected, and the ESD protection pulse level was chosen as +-1.8 V for the I/O transistors.

As results, the schematics and layouts of both the transmitter and receiver PADs were designed and verified. These include a custom Grounded-Gate NMOS (GGNMOS) ESD protection at the differential data lines on both PADs. These designs were sent to tapeout. In addition to this, a Gate-to-VDD PMOS (GDPMOS) was designed and verified, but its integration was not fully complete. The results are analyzed with different parasitic RC layout effects (worst, typical, best), along with different transistor corners (slow-slow, typical-typical and fast-fast) to get an idea of the performance range for the I/O PADs.

For the future improvements, a proper integration of the designed GDPMOS is suggested, along with back-to-back diode structure with a series resistor in the data lines. A very important improvement is also the measurement of the I/O PADs to characterize the actual performance of the custom-packaged chip design on a custom PCB (Printed Circuit Board).

It is concluded that the flexibility of the PADs was improved and that in-house experience in I/O cell design was definitely gained. These aling with the goals. While the initial goals were not reached in terms of metrics, switching frequency was around 500 MHz higher than in the previous PADs, and the ESD protection robustness was of similar magnitude.

Nykypäivän lisääntynyt digitaalisen sisällön kulutus ja tarve yhä suuremmille datansiirtonopeuksille vaatii nopeita rajapintoja. Näitä voidaan toteuttaa tehokkaasti vain mikropiirin sisällä (lyhyemmät etäisyydet) tai sarjamuotoisesti (esim. ylikuulumisen vähentämiseksi datalinjoissa). Tämä diplomityö esittelee Input/Output-padirakenteita Serializer/Deserializer-yksikölle, joka on osa Chip-to-Chip Serial -alijärjestelmää SoC Hubin 3. sirussa, Headsailissa.

Työn luonne on tiimityötä, josta kirjoittaja teki integraation ja verifikaation sekä lähetin- että vastaanottopadeille ja suunnitteli custom ESD-suojauspiirin, sen verifioinnin lisäksi. Tavoitteina tässä työssä oli lisätä kytkentätaajuutta, joustavuutta ja ESD-suojauksen tasoa Headsailissä, verrattuna SoC Hubin aiempaan siruun, Tackleen. Lisätavoitteena oli kerätä talonsisäistä kokemusta I/O-solujen, eli padien, suunnittelusta.

Padirakenteiden ymmärtämisen tueksi tämä diplomityö kuvaa, mitä I/O-solut ovat, missä sovelluksissa niitä käytetään, millä tavalla ESD-purkaus voi tapahtua ja mitä malleja sähköstaattisen purkauksen simulointia varten on olemassa. Tämän jälkeen kuvataan varsinainen toteutus.

Tässä työssä käytetään analogiamikropiirien suunniteluvuota, jonka Cadence tarjoaa. Tämä sisältää piirikaavioiden luonnin ja simuloinnin, layouttien luonnin ja simuloinnin ekstraktoitujen parasiittisten ja transistorikulmien, eli prosessivariaatioiden kanssa. Layout-vaiheessa tarkistetaan suunnittelusäännöt (DRC) sekä layoutin vastaavuus piriikaavioon (LVS). Lopuksi generoidaan LEF-tiedosto top-tason integraatiota varten. Mittareiksi valittiin 5 GHz kytkentätaajuus, ja ESD-suojauksen pulssitasoksi +-1.8 V I/O-transistorien takia.

Työn tuloksina syntyivät piirikaaviot ja layoutit sekä lähetin- että vastaanottopadille, verifiointi mukaan lukien. Nämä molemmat padit sisältävät custom maadoitetun-hilan NMOSin (GGNMOS) ESD-suojauspiirinä differentiaalisissa datalinjoissa. Nämä rakenteet lähetettiin tapeoutattavaksi. Näiden lisäksi suunniteltiin ja verifioitiin hila-VDD-PMOS (GDPMOS), mutta sen integraatio jäi osittain kesken. Tuloksia analysoidaan erilaisten parasiittisten RC-layout-vaikutusten (worst, typical, best) lisäksi eri transistorikulmissa (slow-slow, typical-typical ja fast-fast), jotta saadaan kartoitettua, millä suorituskykyvälillä I/O-padit toimivat.

Kehitysehdotuksina ESD-rakenteiden osalta annetaan kunnollinen GDPMOS-rakenteen integrointi, mukaan lukien back-to-back-diodirakenne, joka sisältää sarjavastuksen datalinjoissa. Todella tärkeä parannus tulee olemaan myös I/O-padien mittaukset, jotta voidaan karakterisoida custom-koteloidun sirun suorituskyky custom-piirilevyllä.

Lopuksi todetaan, että padien joustavuus lisääntyi ja että talonsisäistä kokemusta kertyi ehdottomasti. Nämä vastaavat työssä asetettuja tavoitteita. Vaikka alussa asettuja tavoitteita ei saavutettu mittareiden osalta, oli kytkentätaajuus silti noin 500 MHz korkeampi kuin edellisissä padeissä, ja ESD-suojauksen tehokkuus oli vastaavaa luokkaa.