Network-on-chip performance modeling : NoC performance modeling and simulation with SystemC

Abstract

Modern integrated circuits are getting more and more complex due to the evolving semiconductor business. Designs have been developed to follow modular practices by dividing functionality into separate processing elements. This leads to increasing communication needs between processing elements and memories. Traditional bus-based communication systems lack scalability for complex designs. Researchers have proposed adopting best practices from computer networking and implementing those in hardware communication architectures.

The structure of network-on-chip communication architectures is complex, which creates the need to evaluate the performance of the system in real world use-cases. Traditional simulation methods for hardware design level are slow and usually available too late in the design process. This creates a need for fast and accurate enough simulation methods for communication architectural exploration purposes.

This thesis presents a modeling framework created with SystemC to enable fast, configurable, and, reusable simulation for full chip performance evaluation. Firstly, the thesis provides background for communication on-chip and modeling in general. Secondly, the thesis presents a modeling framework implemented with SystemC and data processed by the simulation model. The framework is then used to create a model of a full chip and example simulations run with it.

The thesis provides a practical approach to the performance modeling of integrated circuits. The framework allows designers to try different topologies and various communication system configurations to explore performance metrics of chip design to evaluate suitability for its purposes.

Moderneista järjestelmäpiireistä tulee jatkuvasti monimutkaisempia kehittyvän puolijohdeteollisuuden vuoksi. Nykyään suunnittelussa noudatetaan modulaarisia periaatteita jakamalla toiminnalisuutta erillisiin prosessointi elementteihin. Tämä johtaa suurempaan viestintään prosessointi elementtien ja muistien välillä. Perinteisistä väyläpohjaisista järjestelmistä puuttuu skaalautuvuus monimutkaisille järjestelmille. Tutkijat ovat ehdottaneet tuomaan käytäntöjä tietoverkkotekniikoista ja toteuttamaan niitä rautatason suunnittelussa.

Piirin sisäisten kytkentäverkkojen rakenne on monimutkainen, joka luo tarpeen niiden tehokkuuden arviointiin oikean maailman käyttyötapauksissa. Perinteiset simulointi metodit painottuvat rautatason malleihin jotka ovat hitaita sekä usein käytettävissä liian myöhäisessä vaiheessa suunnitelluprosessia. Tämä luo tarpeen nopeille ja tarpeeksi tarkoille simulointi metodeille, järjestelmän arkkitehtuurista tutkintaa varten.

Tässä työssä esitellään SystemC:llä luotu mallinnuskehys, joka mahdollistaa nopean, konfiguroitavan ja uudelleenkäytettävän koko sirun kattavan mallin luomisen. Ensiksi työ käsittelee taustoja sirun sisäisestä viestinnästä ja mallintamisesta yleisesti. Toiseksi työ käsittelee mallinnuskehyksen toteuttamista ja mallin datan prosessointia. Lopuksi mallinnuskehystä käytetään koko sirun mallin luomisessa ja ajetaan esimerkki simulaatiot.

Työ tarjoaa käytännönläheisen lähestymistavan integroitujen pirien suorituskyvyn mallintamiseen. Mallinnuskehys mahdollistaa suunnitelijan kokeilla erilaisia topologioita ja erilaisia tietoliikennejärjestelmän asetuksia arvioidakseen sen soveltuvuutta käyttötarkoitukseensa.